纳米级MOSFET逻辑门电路的漏电功耗计算.docx

摘要:半导体技术的快速发展已经导致晶体管的特征尺寸随着深亚微米（DSM）技术的发展而缩小，从而使得极其复杂的功能就可以集成在单个芯片上。在当今世界各地都存在着不断增长的关于移动手持设备的巨大市场，在这样的形势下，由电池供电的电子系统构成了主干。在近20 年中, 半导体器件的特征尺寸按Moo re定律缩小: 每三年半导体芯片的集成度增长一倍。为了最大限度地延长电池寿命，那些要求具备巨大计算能力的便携式设备如笔记本电脑，个人电脑等，以及通信设备（手机，袖珍PC，PDA），助听器和植入式起搏器等必须以非常低的功率要求实现。漏电功耗的评估是DSM在CMOS电路设计中的主要技术难题之一。本文提出了各种降低漏电功耗技术的综合研究与分析，并在在65nm的方案中中发现了一种新颖的降低漏电功耗的技术，结合了休眠保持技术的堆栈结构，并以有低Vth和高Vth的休眠保持器为框架搭建，经过实验后可以发现，与传统的基本门电路相比，它的平均功率被节省了29.43％到39.88％，而采用了强制堆栈技术的门电路与基本门相比较之下，可以节省56.98,到63.01%的功率。对于具有低的阈值电压的休眠晶体管来说，节省的功耗在13.90到 26.61%之间，对于具有阈值电压较高的休眠晶体管而言，节省的功率在33.03%,到75.24%之间。对于采用了休眠保持器的门电路来说可以节省功率的93.70到 56.01%

关键词：漏电功耗；高阈值电压的休眠晶体管；低阈值电压的休眠晶体管；晶体管堆栈

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摘要

Abstract

第一章绪论-3

1.1-纳米级MOSFET逻辑门电路的功耗来源及关注中心-3

1.1.1-纳米级MOSFET的功耗来源和分析-3

1.1.2-纳米级尺寸下MOSFET的漏电功耗的关注中心-3

1.2-降低漏电功耗的技术的发展历程-4

1.3-以并行结构为核心的降低漏电功耗技术和其优势-6

1.3.1-以并行结构降低漏电功耗的方法来源-6

1.3.2以门级尺寸为核心的降低功耗技术的独特优势-6

1.4-论文的主要研究工作和内容安排-7

1.4.1论文的主要研究工作-7

1.4.2论文的内容安排-7

第二章纳米级MOSFET的物理结构和分析-7

2.1纳米级MOSFET的结构-7

2.1.1 漏电机理分析-7

2.2漏端引入的势垒降低效应-8

2.3基于门级尺寸的降低功耗技术的发展过程-9

第三章 纳米级逻辑与非门的电路结构-11

3.1 休眠模式逻辑与非门-11

3.2 强制堆栈与非门-11

3.3漏电反馈与非门-12

3.4休眠晶体管堆栈与非门-13

3.5休眠保持器与非门-14

3.6休眠保持器堆栈与非门-14

第四章 仿真的结果和分析-16

4.1休眠保持器堆栈与非门的仿真结果和比较-16

第五章 总结与反思-17

参考文献-20